안녕하세요. HDL 문법 질문입니다..
module first(a, b, c, d, e);
(1) input, output 설정
(2) reg, wire 설정
.......
endmodule
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module second(f, g, h, i, j, k, l, m, n)
....
first ABC(
.a (f),
.b (g),
.c (h),
.d (i),
.e (j));
endmodule
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1. 위와 같이 첫번째 module을 설정 후에 두번째 module을 만들 때 첫번째 module을 가져와서 설정할 수 있는 건가요?