JK Flip Flop 에서 J=1 K=1 Toggle 일때...

gyxor의 이미지

제가 그린 JK Flip Flop 의 논리회로도 입니다.

J=1 K=0 이면 Q=1 /Q=0 입니다.
J=0 K=1 이면 Q=0 /Q=1 입니다.
J=0 K=0 이면 상태 유지가 됩니다. (래치에서 SET과 CLEAR가
1,1이면 상태 유지가 되는 이치였습니다.)
J=1 K=1 이면 토글이라고 합니다.
상태가 클럭에 따라서 계속 010101 바뀌었습니다.
실제로 74LS76 IC를 이용해서 아래의 FlipFlop을 구성한 뒤에
Function Generator를 가지고 클럭을 주면서
오실로스코프로 출력 Q의 전압을 측정해봤습니다.
결과는 역시 0101010 로 마치 클럭과도 같은 파형이 나왔습니다.

이렇게 논리적으로도 그렇고 실제로도 그렇게 나왔지만..이해가 안되는 부분이 있습니다.

만일에 이 IC가 클럭이 Level Triggered 방식이라면
클럭이 1이 유지되는 동안에 동작을 하게 되는데..
J=1 K=1인 경우에
순간적으로 계속 toggle이 반복 되기 때문에 문제가 되지 않나요?

(물론 74LS76은
http://iul.eng.fiu.edu/Teaching/Logic/SpecSheets/74LS76.PDF
edge triggered방식이고 정상 동작합니다.)

전에 Flip Flop의 문제점이 순간적으로 토글이 여러번 될 수 있기 때문이라고 들었습니다. 그로인애 Master Slave FF 을 쓰고요..
혹시 이것이 위와 같은 연유때문인가요.?

Edge Triggered방식인 경우엔 문제가 안될수도 있을거 같은데요..
실제로 그런가요? 만일 그렇다면 MS FF을 사용할 이유를 모르겠습니다.

아직 클럭의 Edge Triggered 방식과 Level Triggered의 내부 회로 구성 차이를 몰라서 그런것 같습니다.
이 차이도 알려주시면 감사하겠습니다.

자세한 답변부탁드립니다.

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Image icon gatedelay.gif1.13 KB
정태영의 이미지

흠흠 책마다 약간씩 용어들이 다른 듯 합니다...

제가 배우기론 위의 회로중 뒤쪽 x자로 연결된 부분을 latch 라고 하며... latch 두 개를 연결해서 edge triggered 로 동작하도록 만든게 ff 라고 배웠거든요 ;)

edge triggered 로 동작하게 하는 건... gate delay 를 이용하는 방식으로 구현할 수 있다고 알고 있구요 :)

enable 단자에 clock & not clock 을 해주는 방식으로 구현할 수 있다고 압니다...

오랫동안 꿈을 그리는 사람은 그 꿈을 닮아간다...

http://mytears.org ~(~_~)~
나 한줄기 바람처럼..

gyxor의 이미지

gate delay라는것이 gate를 통과하는 동안의 지연을 말씀하시는것인가요?
그것과 edge triggered와 어떤 관계가 있는지 조금만 자세히 말씀해주시면 안될까요?

그리고 clock & not clock이라는것은
clock 입력에 clock대신에.. vcc를 넣었다 뺐다 하는것을 말씀하시는것인가요?
물론 이것이 결국 클럭이겠지만요..
원래 open이면 1로 보는것이 ttl인데요..
이것은 clk에도 적용되는것 아닌가요?
따라서 클럭대신에 vcc를 줬다 안줬다 하더라도 open또한 1이기때문에..
이론상으론 안되는것 아닌가요?

kernuts의 이미지

Quote:
만일에 이 IC가 클럭이 Level Triggered 방식이라면
클럭이 1이 유지되는 동안에 동작을 하게 되는데..
J=1 K=1인 경우에
순간적으로 계속 toggle이 반복 되기 때문에 문제가 되지 않나요?

j=k=1에서 클럭시간이 길면 토글이 여러번 되는 현상을 racing 현상이라고 합니다.
Quote:
Edge Triggered방식인 경우엔 문제가 안될수도 있을거 같은데요..

edge-triggered를 써도 펄스 폭이 작지 않으면 오동작하기 쉽습니다.
이렇게 애매한 경우라면 부품특성을 많이 타더군요... 왠만한 부품은 의도한대로 결과가 나옵니다. 다만, 이런 논리게이트를 많이 써서 애매한 경우가 중첩된다면 의도한 결과가 안나오기 쉽지요.

level-triggered JK F/F는 다음과 같이 그리면 될것같습니다.
K`Q+JQ`를 Delay latch의 D에 연결하여 Q와 Q`를 얻는 것이구요.
D latch의 C에 클럭펄스를 연결시키면 될것 같습니다.

Quote:
원래 open이면 1로 보는것이 ttl인데요..
이것은 clk에도 적용되는것 아닌가요?
따라서 클럭대신에 vcc를 줬다 안줬다 하더라도 open또한 1이기때문에..
이론상으론 안되는것 아닌가요?

이부분은 잘 이해가 안되는데요...
TTL에서는 CLK에 not게이트를 연결해두지 않나요? 그래서 open일때 1이 되는거 아닌가요... 어차피 pulse를 주나 Vcc를 넣다뺐다 해서 노가다 펄스를 주나 마찬가지지요.

The knowledge belongs to the World like Shakespear's and Asprin.

정태영의 이미지

gyxor wrote:
gate delay라는것이 gate를 통과하는 동안의 지연을 말씀하시는것인가요?
그것과 edge triggered와 어떤 관계가 있는지 조금만 자세히 말씀해주시면 안될까요?

그리고 clock & not clock이라는것은

첨부한 그림에서와 같이... not gate 를 통과하는 동안 생기는 딜레이 때문에 아주 짧은 시간동안 clock 과 not clock 이 둘 다 1 을 유지하는 순간이 생깁니다... 그렇기 때문에 clock & not clock 을 해주면 edge 만을 얻을 수 있죠...

clock & not clock 은 논리식이에요... not 이라고 쓰는게 아니라 오버바를 그려야 하는데;; 이 게시판에선 방법이 없어서;;

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gyxor의 이미지

kernuts wrote:

TTL에서는 CLK에 not게이트를 연결해두지 않나요? 그래서 open일때 1이 되는거 아닌가요... 어차피 pulse를 주나 Vcc를 넣다뺐다 해서 노가다 펄스를 주나 마찬가지지요.

TTL에선 OPEN은 1이었습니다. 74ls series에서.. OR GATE나 AND GATE에서도... Input 2개를 OPEN으로 하면 결과는 1이었습니다.
클럭도 마찬가지가 아닌가 해서요.. NOT Gate가 있다면 open은 0이 되지 않나요?

kernuts wrote:

level-triggered JK F/F는 다음과 같이 그리면 될것같습니다.
K`Q+JQ`를 Delay latch의 D에 연결하여 Q와 Q`를 얻는 것이구요.
D latch의 C에 클럭펄스를 연결시키면 될것 같습니다.

Delay latch의 D와 C 란 각각 윗부분 Nand Gate와 아랫부분 Nand Gate 를 의미하는 것인가요?
Level Triggered 와 Edge Triggered는 전자회로 상의 차이가 아닌가요?
사실 상 원래의 JK Flip Flop 과 같이 똑같이 회로를 구성한 경우에는
Level Triggered 일수밖에 없는것 아닌가요?
즉, Clk이 1인 경우엔 끊임없이 동작을 할 수 밖에 없을거 같은데요..
이를 Edge Triggered로 바꾸기 위해서..
회로적으로 무언가 조치를 해주는게 아닌가 해서요..
그것이 궁금한 것입니다.

또한 말씀해주신..
Clock & (Delayed) not Clock
으로 아주 폭이 좁은 1 LEVEL을 얻을 수 는 있지만..
엄밀히 말해서..
회로 자체가 level triggered -> edge triggered 로 되는것은 아니지 않나요?

74LS76의 datasheet에서 나와있듯이..
Input data is gransferred to the outputs on the HIGH-to-LOW clock transitions.
라고 되어있습니다.
클럭이 High -> Low 되는 순간에 동작이 일어난다는 것인데요..
이렇게 순간에만 동작을 하도록 하려면 어떻게 해야 하나요?

답변부탁드립니다.

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