Verilog 코드 문제 알려주실 수 있나요

Four bit shift register를 구현한 베릴로그 코드인데 [A]와 [B]에 들어갈 코드를 SI, Q신호와 연결 연산자를 사용하여 어떻게 기술할 수 있나요

Module shiftreg (SI, SO, CLK);
input SI, CLK;
output S0;
reg [3:0] Q;

assign [A];
always @ (posedge CLK) begin
[B]
end
endmodule