통신 I/D cache 문제
글쓴이: chocokeki / 작성시간: 수, 2017/10/18 - 11:10오전
안녕하세요
ARM v7 환경에서 그냥 별거 아닌 개발을 하는 중 cache를 직접 건들일 일이 있어 문의 올립니다
살다살다 likely 이런거 말고 직접 cache와 놀아야 할 일이 생길 줄은 생각도 못했네요
데이터가 들어오면 인터럽트 핸들러가 동작하고 다음과 같은 행동을 하게 됩니다
rx_handler()
{
for(i=0; i<8; i++)
{
while( rx_ready_register) __NOP; //rx_data_register에 데이터가 들어오면 rx_ready_register가 바뀝니다
data[i] = rx_data_register; //rx_data_register를 읽으면 rx_ready_register가 초기화 됩니다
}
}문제는 이런 간단한 동작이 I/D cache를 활성화 시키면 참으로 기묘하게도 이상하게 동작 합니다
데이터가 한 두 바이트씩 밀려 오거나 엉뚱한 데이터가 나옵니다
그래서 생각했습니다 cpu입장에서는 8번 루프 하는 동안 동일한 레지스터에서 값을 읽어 저장을 하니까
그냥 d cache에 있는걸 꺼내다가 넣어 이런 문제가 발생하나보다 싶어
레지스터 읽는 전후로 __DSB를 삽입했는데요 별 차이는 없네요
이런저런 다양한 조언 부탁드립니다
Forums:
volatile
- volatile 하셨나요?
- data[i] 에 저장해서 cpu로 data[i] 꺼내보면 어차피 다 동일한 cache 에서 읽기 때문에 동일한 값으로 생각 됩니다. data[i] 가 dma 로 어딘가에 전송되면 실제 메모리에 안 쓰여졌을 가능성이 있기 때문에 cache 문제로 cache clean 해야 될 것으로 보입니다. dma 전송이 없다면....cache 문제가 아니지 않을까 싶네요..
추가적으로...
mmu 1:1로 매칭 하셨겠죠?
hw register 부분 non cache 영역으로 만들어 주셔야 합니다.
지금 당장은 생각나지 않는데 bit 1개나 2개 set 하는 걸로 끝날 겁니다..
(mmu table에서 hw register 부분에 속하는 영역 설정)
linux kernel 에서 ioremap(ioremap_noncache) 과 동일선상에서 말하는 겁니다.
DMA 가 대표적이긴 하지만, CPU 가 아니라
DMA 가 대표적이긴 하지만, CPU core가 아니라 다른 h/w 에 의해 값이 바뀌는 경우가 모두 해당됩니다.
CPU 입장에서는 값이 바뀌었다는 것을 알 방법이 없기 때문에 MMU 에서 cache miss 가 되지 않습니다.
누군가 다른 놈이 다른 곳을 access 하면서 우연히 그 영역의 cache invalidation 이 같이 발생하기 전에는 항상 cache hit 됩니다.
I/D cache 를 얘기하면서 ARM v7 이라면, cortex-A 이상 이겠네요.
OS 가 뭣인진 모르겠지만, io-map 계열의 API 함수 중에 요청한 영역에 대해 cache 를 끈 상태로 매핑시켜 주는 놈들이 있을 겁니다.
그 register 영역을 매핑할 때 그 영역에 대해 cache 를 꺼야 합니다. 리눅스에선 ioremap_nocache(), ioremap_writecombine() 등등입니다.
volatile 키워드는 컴파일러의 최적화 장벽으로 기능하는 것이라 관계 없는 것 같고요.
예를 들면,
인터럽트 핸들러에서 값을 바꾼 변수를 코드의 다른 부분에서 읽을 때 바뀌기 전의 값으로 읽힌다거나,
쓰레드 A 에서 값을 바꾼 변수를 그 쓰레드 밖에서 읽을 때 바뀌기 전의 값으로 읽힌다거나 하는 증상일 때 고려해볼 수 있습니다.
컴파일러가 어셈블리 코드로 번역하면서 변수(메모리)에 있는 값을 CPU 레지스터에 복사 해놓고 줄창 CPU 레지스터만 접근하도록 코드를 만들어 낼 수도 있거든요.
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