verilog 코딩 해석좀 부탁드리겠습니다~ㅠㅠ

과제를 하는데 코딩 해석을 못하겠습니다.

조금이라두 좋으니 해석좀 부탁드리겠습니다ㅠ 도와주세요~ㅠ

///////////////top module////////////////////

module signal_control(reset,q0,q1,clk );

input clk, reset;//clock은 50Mhz

output [2:0]q0,q1;

reg [2:0] q0,q1;

parameter a=28'b101111101011110000100000000,//2초

b=30'b11101110011010110010100000000,//10초

s0 =3'b000,

s1 =3'b001,

s2 =3'b010,

s3 =3'b011;

reg [2:0] cs;

reg [29:0] count;

//시간을 측정하기 위한 것. 크기는 시간 bit보다 크면 됨.

////////////////count 파라메터를 다음상태 저장과 상태 변화

////module에서 같이 사용하므로,

///////moore에서는 3개의 block을 사용하지만 count파라메터가 겹치게 되므로,

/////////한꺼번에 같은 모둘에 다음상태 저장과 상태 변화를 해준다.

always @(posedge clk or negedge reset)

begin

if(!reset)

//negative edge reset에서 현 상태와 count 시간 초기화

begin

cs<=s0;

//cs와 count는 같이 변화하여야 하므로 non-blocking으로 해준다. 병렬적으로 동시에 변화

count<=0;

end

else//positive edge clock 에서 상태 변화

case (cs)

s0 : if(count < b)

count=count+1;

//1은 여기서, de2보드의 50Mhz마다 증가하는 값이다. 따라서,

else//50M번 더해져야 1초가 됨.

begin

count<=0;

cs<=s1;

end

s1 : if(count < a)

count=count+1;

else

begin

count<=0;

cs<=s2;

end

s2 : if(count

count=count+1;

else

begin

count<=0;

cs<=s3;

end

s3 : if(count

count=count+1;

else

begin

count<=0;

cs<=s0;

end

endcase

end

/////////////////마지막 block인 출력 값 결정 block/////////////////

always @ (cs)

begin

case (cs)

s0 :

begin

q0<=3'b100;

q1<=3'b001;

end

s1 :

begin

q0<=3'b010;

q1<=3'b001;

end

s2 :

begin

q0<=3'b001;

q1<=3'b100;

end

s3 :

begin

q0<=3'b001;

q1<=3'b010;

end

endcase

end

endmodule

module stimulus;

reg clk, reset;

wire [2:0]q0,q1;

initial

begin

reset=1'b1;

end

initial

begin

$monitor($time,"clk=%b, reset=%b, q0=%b, q1=%b", clk,reset,q0,q1);

end

endmodule