HDL 문법 질문드립니다..
글쓴이: 익명 사용자 / 작성시간: 화, 2018/12/11 - 10:45오전
안녕하세요. HDL 문법 질문입니다..
module first(a, b, c, d, e);
(1) input, output 설정
(2) reg, wire 설정
.......
endmodule
==============================================
module second(f, g, h, i, j, k, l, m, n)
....
first ABC(
.a (f),
.b (g),
.c (h),
.d (i),
.e (j));
endmodule
==============================================
1. 위와 같이 첫번째 module을 설정 후에 두번째 module을 만들 때 첫번째 module을 가져와서 설정할 수 있는 건가요?
2. 사용할 수 있으면 두번째 module에서 first는 첫번째 module을 가져왔으니 그 이름이라고 이해를 하는데 그 뒤에 ABC라고 적는 것은 그냥 명칭인건가요?
3. 그러면 아래에서 다른 module 사용할 때 .a (f)는 first의 a에 second의 f값을 넣겠다는 의미인거겠쬬?
긴글읽어주셔서 감사합니다..! :-)
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혼자공부하는거라 헷갈렸는데 감사합니당!!
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