Verilog HDL... 참 재미있는 언어네요.
글쓴이: 불량도ㅐㅈㅣ / 작성시간: 금, 2005/12/02 - 11:14오후
실험 이 도구로 시계 만드는 텀프로젝트를 오늘 드디어 끝났습니다.
처음에 시계 만들라고 할때 정말 난감했는데... 재미있었습니다.
소프트웨어적인 개념만 있던 나에게는 정말 황당한 언어였으니까요.ㅎㅎㅎ
하드웨어 디자인해서 Verilog HDL로 짜서 ModelSim으로 테스트하고 Quartus 합성하고...ㅋㅋ
Quartus로 Verilog HDL를 어떻게 합성하는지 정말 신기하더군요.
그거 만드신 분들 누구인지 몰라도 정말 대단해 보입니다.
Forums:
어렵던데... ㅠ.ㅠ이게 회로에 대한 이해가 짧아서 그런지 몰라도
어렵던데... ㅠ.ㅠ
이게 회로에 대한 이해가 짧아서 그런지 몰라도...
머리속에 잘 안와닿더라고요.
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나는 세상에서 가장 중요한 사람이다.
우와~ 정말 만드셨어요? ^^
축하드립니다. 하드웨어 설계에 진일보 하셨군요.
FPGA 합성 기술은 회사마다 자체 기술을 가지고 만든겁니다.
사실 FPGA 합성 기술엔 컴파일러 이론이 숨어있지요... +_+
어떤 형태의 FPGA 를 만드냐에 따라서 합성기도 다르지만,
많이 공개되고 있고, 많은 기술들이 지원되고 있습니다.
리눅스에서 써보시는 방법도 알아보시면 도움이 될거에요. ;)
Re: 우와~ 정말 만드셨어요? ^^
xilinx 가 qt로 짜여져 있어서 =3=33
오랫동안 꿈을 그리는 사람은 그 꿈을 닮아간다...
http://mytears.org ~(~_~)~
나 한줄기 바람처럼..
altera quartus랑 xilinx ISE가 거의 windows :
altera quartus랑 xilinx ISE가 거의 windows : linux 꼴인거같은데요..
개인적으로 quartus의 UI가 좋아서 디바이스도 altera를 선호합니다.
xilinx는 이상하게 정이안가요; 그리고 내장 시뮬레이터도 quartus가 월등하게 좋더군요..
ㅎㅁㅎ
verilog HDL 이 재미있으면 [url=http://www.syst
verilog HDL 이 재미있으면 SystemC 도 재미있을 겁니다.
민법 제 2 조 제 2 항 - 권리는 남용하지 못한다.
VHDL자료좀 추천해주세요
같이 있는 교수가 떠나기전에 자기 연구실학생들에게
VHDL을 가르쳐 달라고 하는데... 좋은 자료좀
있으면 추천 좀 해주세요. 저도 그동안 Schematic을
써왔고 VHDL은 예전에 살짝 맛배기로만 해보아서...
학생들하고 하면서 같이 배워야 합니다 :(
아주 기초적인 자료였으면 좋겠네요...
물리학과 3,4학년 학생들이거든요.
Re: VHDL자료좀 추천해주세요
Re: VHDL자료좀 추천해주세요
EDA Kit 하고 Xilinx ISE로 이미 구입을 해서 Altera는 조금 :(
그리고 영어로 된것은 학생들때문에 조금 부담이 될듯하군요..
찾아보니 아직 배움닷컴에 광운대 조경순 교수의 강좌가 아직 있군요..
그런데 66,000 원 :( 너무비싸졌군요. 아무래도 그걸로 해야 할 것 같군요
어쨌든 감사합니다
여기다가 리플달면
여기다가 리플달면 점수깍이려나요? 어짜피 깍일만한 점수도 없네요. ^^;
지금 xilinx 9.2i 다운받고 있는데, 이거 용량이 1.7 기가바이트나 되는데다 속도도 느려서, 국내에 미러사이트가 없나 뒤져보는 중이었습니다. FPGA로 작품(?)을 만들어야 되거든요. 제가 아는 것도 없고 해서 갈 길이 험난합니다. yes t.t;
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THIS IS SPARTA!!!!!n.
end{signature}
서북부 모임으로 오세요...
ISE 가 필요하신가보군요?
연락해주세요. :)
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( - -)a 이제는 학생으로 가장한 백수가 아닌 진짜 백수가 되어야겠다.
아, 밤새도록 받아서
아, 밤새도록 받아서 겨우 받았습니다. 어쨌든 감사합니다. 서북부는 멀어서(?) 가기 힘들겠네요.
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THIS IS SPARTA!!!!!n.
end{signature}