하드웨어 기술 언어로서 조금 더 하드웨어 구상도에 가깝게 표현한다고 생각하면 그럴듯 합니다. Verilog 가 C 언어와 유사한 문법 구조를 가지고 있다면 VHDL 은 하드웨어 레이아웃을 하는 사람들이 보기에 이해가 쉬운 편이라고 생각할 수 있지요. 서로 장단점이 있지만, 주로 회사쪽에선 Verilog 를 학교나 연구실 쪽에선 VHDL 을 합니다. VHDL 은 반복적인 기술은 생성할 수 있다는 점이 장점, Verilog 는 복잡한 타이밍 신호를 기술할 수 있다는 점이 장점입니다. :)
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( - -)a 이제는 학생으로 가장한 백수가 아닌 진짜 백수가 되어야겠다.
그런가요? 서로 비슷한데요. :)
하드웨어 기술 언어로서 조금 더 하드웨어 구상도에 가깝게 표현한다고 생각하면 그럴듯 합니다. Verilog 가 C 언어와 유사한 문법 구조를 가지고 있다면 VHDL 은 하드웨어 레이아웃을 하는 사람들이 보기에 이해가 쉬운 편이라고 생각할 수 있지요. 서로 장단점이 있지만, 주로 회사쪽에선 Verilog 를 학교나 연구실 쪽에선 VHDL 을 합니다. VHDL 은 반복적인 기술은 생성할 수 있다는 점이 장점, Verilog 는 복잡한 타이밍 신호를 기술할 수 있다는 점이 장점입니다. :)
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( - -)a 이제는 학생으로 가장한 백수가 아닌 진짜 백수가 되어야겠다.