verilog에서 state machine 설계중 왜 a <= a +1; 을 해주었는데 2가 증가할까요 ㅠ

5: begin
LEDR0<=0; LEDR1<=0; LEDR2<=0; LEDR3<=0; LEDR4<=0; LEDR5<=1; LEDR6<=0;
if(sw2) begin
nstate<=5; //5 state에서 sw2가 올라가면 state 유지하다가(토글 스위치)
end // 내려가면(else) 6 state로 가고
else begin
nstate<=6;
end
end

6: begin
LEDR0<=0; LEDR1<=0; LEDR2<=0; LEDR3<=0; LEDR4<=0; LEDR5<=0; LEDR6<=1;

if(frame<=9) begin // 6 state로 오면 frame <= frame + 1;을 해주었습니다
cnt_rst <= 1; pin_count_first <=0; pin_count_second <=0; // 그러고 다시 state를 1로 보내주는데
frame<=frame+1; nstate <= 1; // 여기서 frame 값을 세그먼트로 출력하는데
end // 1에서 3으로 증가해버립니다....
if(frame==10) begin
cnt_rst <=1;
nstate <= 6;
end

왜 1이 증가해야할 frame 변수가 2가 증가할까요 ㅠㅠ 도와주십시요