verilog 곱셈기 합성시 적은 사이즈로 설계

너무 기초적인 질문일 수도 있는데 이해 부탁드려요
verilog에서
곲셈연산자를 쓰지 않고 적은 사이즈로 합성을 시키기 위해서
어떻게 해야 할가요?

예를 들어

input [10:0] a,

wire [10:0] b;

wire [11:0] c;

c= a*b;

를 해야 하는데 어떻게 하면 로직사이즈를 줄일수 있을가요?