vhdl 사용하는 초보입니다 에러가 왜생기는지 모르겠습니다

library ieee;
use ieee.std_logic_1164.all;

entity mux81_system is
port(a,b : in std_logic;
sel : in sed_logic_vector(2 downto 0);
y : out std_logic);
end mux81_system;

architecture block1 of mux81_system is
component mux81
port(i1,i2,i3,i4,i5,i6,i7,i8 : in std_logic;
sel1 : in std_logic_vector(2 downto 0);
out_8 : out std_logic);
end component

signal or_sig,and_sig,xor_sig,nand_sig,nor_sig,nota_sig,notb_sig : std_logic;

begin
or_sig<=a or b;
and_sig<=a and b;
xor_sig<=a xor b;
nand_sig<=a nand b;
nor_sig<=a nor b;
nota_sig<=not a;
notb_sig<=not b;

u1:mux81 port map(i1=>or_sig,i2=>and_sig,i3=>xor_sig,i4=>nand_sig,i5=>nor_sig,i6=>nota_sig,i7=>notb_sig,i8=>a,
sel1(0)=>sel(0),sel1(1)=>sel(1),sel1(2)=>sel(2),out_8=>y);
end block1;
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그냥 mux 8x1 을 component를 이용해서 만든건데요,
컴파일을 하면
Error (10500): VHDL syntax error at mux81_system.vhd(17) near text "signal"; expecting ";", or an identifier ("signal" is a reserved keyword)

이런 메시지가 뜹니다. 코딩이 틀린 것은 아닌것 같은데 도무지 이런 것이 왜 뜨는지 모르겠네요;;
signal이 예약된 키워드라니... 도무지 무슨말일까요?